PERCOBAAN 1
1. Jurnal [Kembali]
2. Alat dan Bahan [Kembali]
A. Alat dan Bahan (Modul De Lorenzo)
1. Jumper
2. Panel DL 2203D
3. Panel DL 2203C
4. Panel DL 2203S
B. Alat dan Bahan (Proteus)
1. IC J-K Flip Flop (74LS112)
Tabel Kebenaran J-K Flip Flop
Kelebihan JK Flip-flop adalah tidak adanya kondisi terlarang atau yang berarti di beri berapapun inputan asalkan terdapat clock maka akan terjadi perubahan pada keluarannya / outputnya. berikut adalah symbol dan tabel kebenaran dari JK Flip-Flop.
2. Power DC
3. Switch (SW-SPDT)
4. Logicprobe atau LED
3. Rangkaian [Kembali]
4. Prinsip Kerja [Kembali]
Pada percobaan 1 digunakan Asynchronous Binary Counter 4 bit dengan 4 buah J-K flip flop. Jika input T- flip flop (input J dan K yang disatukan) pada JK flip flop dihubung ke power, maka output IC akan mengalami kondisi toogle. Tetapi, jika JK flip flop input clock yang dihubungkan clock maka output toogle pada masing-masing IC akan berubah sesuai dengan keadaan aktifnya, yaitu aktif saat fall time.
Pada rangkaian ini, clock hanya dihubungkan pada flip flop pertama, sehingga saat flip flop dihubungkan ke power dimana dia bersifat rise time, maka untuk output yang dihasilkan adalah mulai dari 0. Ini juga berlaku pada JK flip flop selanutnya, dimana untuk output yang dihasilkan dimulai dari 0. Dengan demikian, dapat disimpulkan bahwa pada awalnya untuk output percobaan dimulai dari nol.
Jika clock dalam kondisi fall time, maka output flip flop pertama akan berubah outputnya menjadi 1, sedangkan pada flip flop kedua tidak terpengaruh apapun karena input clock kedua diperoleh dari output flip flop pertama. Akibatnya, clock flip flop kedua dalam kondisi rise time sehingga outputnya adalah 0. Begitupun seterusnya pada ke tiga dan ke empat sehingga diperoleh outputnya secara bergiliran dan bergantian mengalami kenaikan atau penurunan pada outputnya.
5. Video Percobaan [Kembali]
6. Analisa [Kembali]
1. Analisa apa yang terjadi pada rangkaian percobaan 1 ketika input SR nya dihubungkan ke ground ketika SR aktif low
Jawab:
Output pad Q dari tiap flip-flop adalah logika 1. Karena SR aktif low yang mana akan aktif ketika diberi inputan 0 sehingga output akan bergantung pada inputan JK atau T (akibat input JK yang digabung). Hal ini berlaku karena inputan JK berlogika 1, apabila dihbungkan JK dengan Ground yang mana membentuk logika 0. Maka output pada logic probe akan berlogika 0 pula.
Pada rangkaian counter asynchronous yang memakai IC flip-flop JK dimana proses counting dimulai dengan inputan awal clock lalu 3 IC flip-flop selanjutnya akan mendapatkan clock hasil output dari flip-flop sebelumnya. Maka terjadi counter up yang melakukan perhitungan dari terendah ke tertinggi. Hal ini dapat terjadi jika SR diberi input logika 1 pada aktif low dan JK inputan logika 1 sehingga nilai akan bergantung pada clock yang diberikan.
2. Apa yang terjadi jika Output Q bar masing-masing flip-flop dihubungkan ke input clock flip-flop selanjutnya?
Jawab:
Apabila Output yang dicounter beranjak clock pada flip-flop selanjutnya adalah Q bar yag merupakan complement dari Q, sehingga jika pada Q bar berlogika 1, Q akan berlogika 0 atau sebaliknya, Sehingga pada rangkaian membentuk rangkaian counter down yang berarti perhitungan dimulai dari tertinggi yang menampilkan n-bit (pada praktikum digunakan 4 bit) sehingga pada rangkaian atau dikatakan dimulai dari bit 1111-0000
7. Download File [Kembali]
Video Percobaan [klik disini]
Rangkaian Simulasi [klik disini]
HTML [klik disini]
.png)
Tidak ada komentar:
Posting Komentar